Изучение принципов построения оперативной памяти
Изучение принципов построения оперативной памятиМинистерство образования Российской ФедерацииВладимирский государственный университетКафедра УИТЭСЛабораторная работа N9Изучение принципов построения оперативныхзапоминающих устройствВыполнил : ст. гр. УИ-198Есин Г. НПроверил : Андреев И.А. Владимир 2000.Цель работы: Изучение основных принципов построения оперативныхзапоминающих устройств статического и динамического типов.Введение:Одним из ведущих направлений развития современной микроэлектро-ники элементной базы являются большие интегральные микросхемыпамяти, которые служат основой для построения запоминающих устро-йств в аппаратуре различного назначения. Наиболее широкое приме-нение эти микросхемы нашли в ЭВМ, в которых память представляетсобой функциональную часть, предназначенную для записи, хранения,выдачи команд и обрабатываемых данных. Комплекс механических сре-дств, реализующих функцию памяти, называют запоминающим устрой-ством. В лабораторной работе представлены програмно реализованныемодели двух типов оперативных запоминающих устройств - статическо-го и динамического.Описание ЗУ:Статическое запоминающее устройство.Программная модель статического оперативного запоминающего устро-йства представляет традиционную структуру ЗУ с призвольной выбор-кой, состоящую из дешифраторов строк и столбцов и матрицы накопи-тельных элементов. При выполнении работы имитируются режимы запи-си и чтения данных для любой ячейки памяти. Помимо общей структу-ры представлена схема отдельной ячейки памяти, представляющей со-бой триггер на КМДП-транзисторах, имеющих каналы разного типапроводимости: VT1, VT2 -каналы n-типа, VT3, VT4 -каналы p-типа. Утриггера два парафазных совмещенных входа-выхода. Ключевыми тран-зисторами VT5, VT6 триггер соединен с разрядными шинами РШ1, РШ0,по которым подводятся к триггеру при записи и отводятся от негопри считывании информации в парафазной форме представления: РШ1=D,РШ0=D(инверт.). Ключевые транзисторы затворами соединены с адрес-ной шиной(строкой). При возбуждении строки сигналом выборки X=1,снимаемым с выхода джешифратора адреса строк, ключевые транзисто-ры открываются и подключают входы-выходы триггера к разрядным ши-нам. При отсутствии сигнала выборки строки, т.е. при X=0, ключе-вые транзисторы закрыты и триггер изолирован от зарядных шин. Та-ким образом реализуют в матрице режим обращения к ЭП для записиили считывания информации и режим хранения мнформеции.Для сохранения информации в триггере необходим источник питания,т.е. триггер рассматриваемого типа является энергозависимым. Приналичии питания триггер способен сохранять свое состояние скольугодно долго. В одно из двух состояний, в которых может находить-ся триггер, его приводят сигналы, поступающие по разрядным шинамв режиме записи: при D=1(РШ1=1,РШ0=0) VT1, VT4,-открыты, VT2, VT3-закрыты, при D=0(РШ1=0,РШ0=1)транзисторы свои состояния изменяютна обратные. В режиме считывания РШ находятся в высокоомном сос-тоянии и принимают потенциалы плеч триггера, передавая их затемчерез устройство ввода-вывода на выход микросхемы DO, DO(инверт).При этом хранящаяся в триггере информация не разрушается.Особенность КМДП-триггеров заключается в том, что в режиме хра-нения они потребляют незначительную мощность от источника питания,поскольку в любом состоянии триггера в той или другой его полови-не один транзистор, верхний или нижний, закрыт. В режиме обраще-ния, когда переключаются элементы матрицы, дешифраторы и другиефункциональные узлы микросхемы, уровень ее энергопотребления воз-растает на два-три порядка.Вместе со структурой ОЗУ, схемы запоминающей ячейки на экранепредставлены четыре типовые временные диаграммы работы статиче-ского запоминающего устройства, которые описывают циклы записи(слева) и считывания информации. В режиме записи на вход памятивначале подаются сигналы адреса, сигнал записи W/R=1 и информаци-онный сигнал D. Затем устанавливают сигнал CS(инверт.)с задержкойво времени tус.вм.а относительно сигналов адреса.Длительность сигнала CS(инверт) определяют параметром tвм. Кро-ме того, указывают длительность паузы tвм(инверт.) в последовате-льности сигналов CS(инверт.), которую следует выдержать для вос-становления потенциалов емкостных элементов схемы.Сигналы адреса необходимо сохранить на время tсх.а.вм после сня-тия сигнала CS(инверт.). В течении всего цикла записи tц.зп выходмикросхемы находится в высокоомном (третьем) состоянии.В цикле считывания порядок подачи сигналов тот же, что при за-писи, но при условии W/R=0. Время появления сигнала на информаци-онном выходе DO определяют параметрами tв.вм(время выбора) и tв.а(время выборки адреса), прич...
Другие файлы:
Оперативная память персонального компьютера
Простейшая схема взаимодействия оперативной памяти с ЦП. Устройство и принципы функционирования оперативной памяти. Эволюция динамической памяти. Моду...
Принципы построения ОЗУ
Изучение принципов построения оперативных запоминающих устройствЦель работы: Изучение основных принципов построения оперативных запоминающихустройств...
Виды оперативной памяти
Обобщение основных видов и назначения оперативной памяти компьютера. Энергозависимая и энергонезависимая память. SRAM и DRAM. Триггеры, динамическое О...
Изучение принципов организации памяти
Алгоритмы работы памяти ЭВМ. Исследование стеков типа LIFO и FIFO. Назначение сигналов для работы со стеком LIFO и используемая элементная база для по...
Физический принцип действия оперативной памяти
Понятие и функциональные особенности запоминающих устройств компьютера, их классификация и типы, сравнительная характеристика: ROM, DRAM и SRAM. Оценк...
