Проектирование вычислительного устройства, реализующего операцию деления без восстановления остатка

Совокупность управляющего и операционного автоматов. Разработка микропрограммы выполнения операции деления с жесткой логикой и структурно-операционной схемы ОА. Иллюстрация функционирования ОУ на заданных числах. Оценка эффективности кодирования.
Краткое сожержание материала:

Размещено на

Размещено на

Содержание

1. Техническое задание

2. Разработка структурной схемы операционного устройства

3. Разработка микропрограммы выполнения операции деления и структурно-операционной схемы ОА

4. Разработка устройства управления выполнением операции деления (УА) с жесткой логикой

5. Разработка устройства управления выполнением операции деления (УА) с программируемой логикой

6. Иллюстрация функционирования ОУ на заданных числах

1. Техническое задание

Спроектировать операционное устройство (ОУ), реализующее операцию деления чисел без восстановления остатка с плавающей запятой.

Элементная база: 2И-НЕ.

Основной критерий эффективности: минимальная стоимость.

Диапазон обработки чисел: 10⁸

Относительная погрешность вычислений: 10^-5

Управляющий автомат (УА) с жесткой и программируемой логикой.

Разработка структурной схемы операционного устройства

Расчет разрядной сетки.

1) порядок (P)

10⁸ =

26,56 = 2^P-1

27,56 = 2^P

P = ]log₂27,56[ = ]4,78 [ = 5

2) мантисса (m)

10^-5 = 2^-m

2^5*3,32 = 2^m

m = ]16,6[ = 17

Обычно количество разрядов в сетке кратно 8-ми. Добавим к порядку 2 разряда, к мантиссе - 4 разряда. Под знаки порядка и мантиссы отведём по 2 разряда для использования модифицированного кода. Таким образом под порядок отведено 7 разрядов, под мантиссу - 21.

идентификатор	поле	Примечание
РА(0:31) Делимое	0:1	Знак порядка
	2:8	Порядок
	9:10	Знак мантиссы
	11:31	мантисса
РС(0:31) Делитель	0:1	Знак порядка
	2:8	Порядок
	9:10	Знак мантиссы
	11:31	мантисса
РС(0:31) Частное	0:1	Знак порядка
	2:8	Порядок
	9:10	Знак мантиссы
	11:31	мантисса
Сч(0:4)	0:4	Двоичный счётчик
ТП(0)	0	Триггер переполнения

2. Разработка операционного устройства

микропрограмма схема кодирование автомат

Операционное устройство (ОУ) представляет собой совокупность операционного (ОА) и управляющего автоматов (УА). Функциональная и структурная организация ОУ базируется на принципах микропрограммного управления.

Структура операционного устройства.

УА в ОУ формирует набор управляющих сигналов Y={y₁,y₂,…,y_N} (под воздействием кода операции G и осведомительных сигналов Х={х₁,х₂,…,х_N}), поступающих в ОА и реализующих микропрограмму дискретного устройства.

Функция ОА состоит в непосредственном выполнении заданного набора операций над словами множества D с целью вычисления множества выходных слов R.



Структура операционного автомата.

Функция ОА сводится к вводу, выводу и хранению слов информации, выполнению микроопераций и вычислению логических условий. В состав ОА входят: память S, предназначенная для фиксации входных, промежуточных и выходных значений, функциональные преобразователи для вычисления содержимого памяти автомата и функциональные преобразователи для вычисления логических условий.

Разработка ОА сводится к оценке различных структур в зависимости от требований к быстродействию и стоимости ОУ. Базовой для синтеза различных структур ОА является каноническая структура, которая изображается с помощью элементов, представленных на структурном уровне, дающем общее представление о схемах. Обладая максимальным быстродействием каноническая структура является избыточной по затратам оборудования, так как все микрооперации, связанные с вычислением одного и того же слова, являются функционально-несовместимыми и могут быть реализованы меньшим количеством схем.

При выполнении операций затраты оборудования в комбинационной части автомата можно минимизировать, если каждую комбинационную схему (КС) обобщить по отношению ко всем регистрам (словам S₁, S₂, … S_n), то есть использовать каждую КС для выполнения всех эквивалентных микроопераций. Такой ОА выделяется в класс М-автоматов.

В каждом такте М-автомат может выполнять только одну микрооперацию. Для выборки слов на шину A₁ используется управляющие сигналы a₁, a₂,…, a_n. Схема Ф настраивается на выполнение определенного преобразования управляющим сигналом .

Загрузка результата Z в регистр S_k инициируется управляющим сигналом d_k.

Управляющий автомат порождает специфический набор сигналов, посредством которых инициируется {a_i}, {b_j}, {}, {d_k}, приводящим к выполнению м/о. М-автомат характеризуется ещё одной особенностью: поскольку входопреобразователь Ф не обладает памятью, каждый регистр включен в контур с обратной связью, что может привести вследствие эффекта гонок к нежелательному искажению информации. Для избежания этого эффекта используют:

1) элементы с двойной памятью (двухступенчатые триггеры)

2) элементы с динамической синхронизацией при наличии специального регистра Z.

Этот вариант реализован в проекте.

Вычисление логических условий x_i в M-автомате реализуются аналогично канонической структуре.

Структура М-автомата

Компараторы (устройства сравнения), используемые в проекте

Устройства сравнения на равенство строятся на основе поразрядных операций над одноименными разрядами обоих слов. Слова равны, если равны все одноименные их разряды, т. е. если в обоих нули или единицы.

Признак равенства разрядов:

r_i =

Признак равенства слов:

R=

1) РС(0:1) = 01

x₅=

2) PC(0:1) = 10

x₄=

3) PC(0:1) = 11

x₉=

4) Сч(0:4) = 0

x₇=

5) РВ(0:31) = 0

3. Разработка микропрограммы выполнения операции деления и структурно-операционной схемы ОА

В алгоритме деления без восстановления остатка нахождение каждой цифры частного выполняется за 2 такта, что сокращает время выполнения операции приблизительно на 30%.

Алгоритм деления без восстановления остатка двоичных чисел, представленных в форме с фиксированной запятой (ф. з.)

1) Код сумматора и частного сдвигается на 1 разряд влево.

2) Если в знаковом разряде сумматора оказывается 0, то в младший разряд регистра частного записывается 1 и из сумматора вычитается делитель. Переход к пункту 1.

Если в знаковом разряде сумматора оказывается 1, то в младший разряд регистра частного записывается 0 и к сумматору прибавляется делитель. Переход к пункту 1.

Алгоритм реализован на двоичных сумматорах дополнительного кода (ДСДК). Отрицательные делитель и делимое заданы в дополнительном коде (д. к.). В этом случае на их знак не накладываются ограничения. Частное можно получить как в прямом, так и в д. к. Знак частного образуется отдельно от цифровой части путём сложения по модулю 2. В данном проекте реализован алгоритм деления с формированием результата в прямом коде (п. к.). Правила получения цифр частного в зависимости от з...